ＶＬＳＩ設計において抽象度が高い段階からハードウェア／ソフトウェア分割結果の見
積もりを行い分割を支援していくことは、設計の手戻りを少なくし設計コストの削減に貢献す
る。本研究では、チップデザインの初期段階でのハードウェア／ソフトウェア分割を目指し、予
め与えられているハードウェアコスト・処理時間を考慮しプロセス粒度での最適な分割から処理
時間の下限を見積もる。ビヘイビアレベルで書かれたＶＨＤＬ記述のシミュレーション結果を元
に、プロセス間のシグナルイベントによる依存関係を考慮した分割の方法を提案する。分割解候
補の処理時間の見積もりは、プロセス処理のスケジューリングを行いヒューリスティックに求め
る。
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